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64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
    • 64 x 64 Pixels P2.5 P3 P4 Indoor full color LED display module without using the ribbon cable
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    Dettagli:

    Luogo di origine: La Cina
    Marca: Leeman
    Certificazione: UL CE ROHS ISO2000 ETL SGS SAA Fcc EMC
    Numero di modello: Pannello di RGB LED del PH3

    Termini di pagamento e spedizione:

    Quantità di ordine minimo: 1 unità o 1 PCS
    Prezzo: Negotiation (Good price)
    Imballaggi particolari: contenitore di cartone o caso di legno
    Tempi di consegna: 1-3 giorni lavorativi
    Termini di pagamento: L/C, T/T, Western Union, Paypal, carta di credito, MoneyGram, VISTO, Mastercard, contanti
    Capacità di alimentazione: 50.000 unità al mese
    Contattaci
    Descrizione di prodotto dettagliata
    dimensione del modulo: 160x160 o 320x160 o 256x256 o 192x192 o 256x128 Risoluzione: 32x32 pixel dei pixel 64x32
    Luminosità: Più di 2500nits Tensione di ingresso: DC5V
    Tipo di ricerca: 1/2 o 1/4 o 1/8 o 1/16 o 1/32Scan tasso fresco: ≥ 2400Hz
    Tipo di LED: SMD2121 SMD3528 SMD3535 SMD2727 SMD5050 MTTF: >100.000 ore

    64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    Il mio ultimo progetto usa il nero di BeagleBone e un Xilinx 6 LX9 spartani FPGA per determinare una matrice di 32×32 il RGB LED.

     

     

    Questo progetto mi lascia visualizzare i modelli freschi ed interessanti su una matrice di 32×32 il RGB LED. Quello è 1024 RGB LED o 3072 diversi chip del LED che devono essere controllati! Piuttosto che il tentativo di controllare tutto il LED nel software soltanto o usando una delle unità in tempo reale programmabili del BBB (PRU), ho deciso di utilizzare il CPU per generare i modelli e per usare FPGA per trattare il compito resistente di rinfresco del LED.

    Facendo uso di FPGA rinfrescare il LED mi lascia con quasi 100% del CPU di BBB disponibile per generare i modelli e mi lascia implementare un colore di 12 bit ad una velocità di rinfrescamento di 200Hz. Un 200Hz la velocità di rinfrescamento non ha luce intermittente percettibile ed impedisce le linee di scansione la mostra quando fotografa o filmando il pannello. Un'implementazione tipica del software di colore di 12 bit facendo uso del PRU per rinfrescare i pannelli rinfresca soltanto a 50 a 60Hz.

    Avendo il CPU liberi per computare i modelli piuttosto dell'esposizione mi lascia generare alcuni modelli piuttosto complicati che altrimenti non potrebbero essere possibili. Ora il modello più complicato e più interessante senza cuciture sta avvolgendo il rumore di Perlin ma altri vari modelli astratti, GIFs animato, testo, ecc., possono essere visualizzati.

    Il funzionamento senza cuciture di ciclaggio di rumore di Perlin del 1024 ai pixel 50Hz richiede 102.400 calcoli di rumore di 3D Perlin al secondo. Facendo uso di per la matematica di virgula mobile senza l'ottimizzazione di compilatore, questo brucia rapidamente durante i cicli del CPU di BBB. Ho avuto ho tentato di rinfrescare il pannello facendo uso di piccola unità di elaborazione incastonata quale un Arduino, non avrei fatto la larghezza di banda del CPU rinfrescare disponibile a sia calcolare questo modello complicato che l'esposizione.

     

    Per sviluppare questo progetto, ho usato un bordo di riserva del SOC del nero di BeagleBone, un bordo di ValentFX LogiBone FPGA con un Xilinx 6 LX9 spartani FPGA, un pannello di 32×32 il RGB LED da SparkFun ed alcuni ponticelli da robotica di Pololu. Il bordo di LogiBone FPGA era una beta unità acquistata con la loro campagna di Kickstarter. Per costruire e simulare FPGA, ho utilizzato gli strumenti liberi di Xilinx WebPack. Essendo liberi, gli strumenti di Xilinx WebPack permettono ai hobbyists (o a chiunque progettazioni piccole di costruzione) di simulare, sintetizzano, tracciano e posto e codice di itinerario per un insieme scelto dei dispositivi di Xilinx.

    Parlando della simulazione, facciala! Il primissimo archivio che del pezzo ho caricato nel bordo di FPGA lavorato il primissimo tempo lo ho caricato salvo che ho avuto un'immagine di specchio sull'esposizione dall'inserire i dati di RGB nell'esposizione da destra a sinistra invece di da sinistra a destra. Ho invertito l'ordine, ho eseguito un altro sim ed ho sviluppato un altro bingo del divisorio. In secondo luogo prova. Perfezione.

    Dopo che costruendo tutto e convincendo tutto per lavorare, ho fatto una breve video dimostrazione del progetto, ha scritto un'esercitazione completa su come chiunque con il nero di BeagleBone, un bordo di LogiBone FPGA e un pannello del LED può ripiegare i risultati, quindi ha caricato tutti i codice ed archivi richiesti a github. Sotto sono i collegamenti al codice, all'esercitazione ed al video.

    Introduzione

    In questo progetto, colleghiamo un pannello di Adafruit o di SparkFun 32x32 il RGB LED ad un bordo del nero di BeagleBone che usando il Xilinx 6 LX9 spartani FPGA sul bordo di LogiBone FPGA. L'hardware per questo progetto è segnali di dati relativamente facili della costruzione-appena 16 collega il pannello del LED al bordo di LogiBone FPGA. La complessità di questo progetto si trova principalmente nel RTL e nel software.

     

    64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    La figura 1. pannello di RGB LED con un modello casuale di twinkling collegato al bordo di LogiBone FPGA e un certo altro campione rivestono le immagini di pannelli.

    Hardware richiesto

    I seguenti elementi dell'hardware sono richiesti:

    • Pannello di Adafruit o di SparkFun 32x32 RGB LED
      Questo pannello contiene il RGB 1024 LED sistemato in una matrice 32x32. Le colonne sono guidate facendo uso delle diversità dei registri a scorrimento e le file sono determinate, due file per volta, facendo uso di un decodificatore di indirizzo del bit 4. Il pannello è guidato al 1/16th duty cycle e deve essere rinfrescato continuamente per visualizzare un'immagine.

    • BeagleBone annerisce il bordo di CPU con l'alimentazione elettrica di +5VDC o di USB
      Avrete bisogno di un bordo di CPU del nero di BeagleBone e di un'alimentazione elettrica di +5VDC per. Potete usare un cavo di USB per azionato il bordo dal vostro computer o da un adattatore di potere di USB o per usare un +5VDC separato, identificazione di 2.1mm., adattatore centro-positivo di CA.

    • Bordo di LogiBone FPGA
      Il bordo di FPGA contiene un Xilinx 6 LX9 spartani FPGA. FPGA contiene 32 ram del blocco 18kbit. Useremo due delle ram del blocco come amplificatori di struttura per tenere i valori del pixel di RGB da visualizzare sul pannello. I due connettori PMOD-compatibili di Digilent saranno utilizzati per collegarsi al pannello del LED.

    • Ponticelli o spina dell'PMOD--esposizione per collegare FPGA all'esposizione
      Inizialmente, ho usato i ponticelli maschio--femminili per collegare il pannello. Ciò ha permesso che me collegassi il bordo di LogiBone FPGA direttamente al quadro comandi del LED senza usando il cavo a nastro incluso con l'esposizione. Se avete soltanto ponticelli del maschio--maschio, dovrete usare il cavo a nastro di 16 posizioni incluso con l'esposizione come adattatore per collegarti ai perni maschii sull'estremità dell'esposizione dei ponticelli.
      Una soluzione molto più pulita e a lungo termine è di usare questo bordo ed il cavo a nastro di 16 posizioni incluso con il pannello del LED per fare il collegamento dal LogiBone FPGA imbarcare al connettore dell'input dell'esposizione. Inoltre ho utilizzato i cavi e gli alloggi terminali precrimped per collegare FPGA e per rivestire insieme. Non ho gradito questa soluzione perché i cavi terminali precrimped, una volta installato in un connettore dell'alloggio 2x8, richiesto troppa forza per inserire su e rimuovere dal connettore dei dati dell'esposizione.

    • alimentazione elettrica di +3.3V, 2.0A termine nominale, picco 4.0A
      Durante l'operazione normale, l'esposizione disegnerà al massimo circa 2A della corrente. Se «bloccate» il rinfresco con un modello bianco tutta visualizzato, le due file che sono accese disegneranno circa 3.8A. Un piccolo 3.3V, l'alimentazione elettrica da tavolino 3.0A come questa da Mouser sarà sufficiente durante l'operazione normale. Dovrete fornire al vostro cavo di alimentazione di ownIEC60320 C13 ad uso questo adattatore.
      Questi pannelli possono anche allontanarsi da +5V invece di 3.3V. Otterrete i verdi più luminosi, i blu più luminosi ed i bianchi meno rossi se guidato da +5V invece di +3.3V. Inoltre tirerete circa 15% più corrente e l'uso circa 65% nuovo potere a +5V invece di +3.3V. Se usate un rifornimento di +5V, stia extra attento a non collegare casualmente il bordo di LogiBone FPGA al connettore di uscita dell'esposizione.

    • Adattatore femminile della presa del barilotto di CC (facoltativo)
      Un adattatore femminile della presa del barilotto di CC renderà collegando il pannello all'alimentazione elettrica molto più facile. Se non avete un adattatore, potete tagliare, impiombare, saldare sempre e strizzacervelli del calore i collegamenti fra l'alimentazione elettrica ed il pannello principale.

    Software richiesto

    • Configurazione di riserva di ValentFX LogiBone Ubuntu con il modulo e il logi_loader del nocciolo di LogiBone logibone__dm.ko
      Scarichi e segua le istruzioni qui installare l'immagine predefinita di LogiBone Ubuntu su una carta di deviazione standard.
    • Software di Xilinx ISE WebPack
      Se volete costruire FPGA ha morso l'archivio voi stessi o personalizza il Verilog per guidare più pannelli o aggiungere l'altra funzionalità su ordinazione (quale un coprocessore da contribuire a computare i modelli difficili del pixel), dovrete scaricare ed installare il software di Xilinx ISE WebPack. Le istruzioni sono qui. Se volete soltanto usare FPGA predefinito ha morso l'archivio, voi può saltare installando il software di Xilinx ISE WebPack.
    • Deposito di GIT del pannello del LED della valletta
      Per concludere, dovrete clonare il mio deposito di GIT a http://github.com/bikerglen/beagle al vostro nero di BeagleBone. Questo deposito contiene il codice sorgente di Verilog per FPGA, un archivio del pezzo del prebuilt e codice sorgente di C++ per la visualizzazione degli alcuni modelli di dimostrazione sul pannello. Le istruzioni per scaricare o la clonazione e per mezzo del deposito sono presentate più successivamente.

    Teoria dell'operazione

    Questo sistema ha tre componenti importanti: il pannello del LED, il codice di FPGA ed il codice di C++. Esaminiamo ciascuna di queste tre componenti importanti dettagliatamente.

    Il pannello del LED

    Hardware del pannello del LED

    Il pannello del LED contiene il RGB 1024 LED sistemato in una matrice di 32 file e di 32 colonne. Ogni RGB LED contiene i chip rossi, verdi e blu separati del LED montati insieme in un singolo pacchetto. L'esposizione è suddivisa orizzontalmente in due metà. La metà superiore consiste di 32 colonne e di 16 file. La metà inferiore inoltre consiste di 32 colonne e di 16 file.

    Le colonne dell'esposizione sono guidate da un insieme dei driver e le file dell'esposizione sono determinate da un altro insieme dei driver. Per illuminare un LED, i driver per sia la colonna che la fila per quel LED devono essere accesi. Per cambiare il colore di un LED, i titoli rossi, verdi e di prim'ordine in ogni pacchetto del LED sono controllati individualmente ed hanno loro propri driver della colonna. Figura 2 qui sotto è una rappresentazione schematica dell'organizzazione del driver della colonna e della fila dell'esposizione.

     

    64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    Figura 2. colonna del pannello di RGB LED ed organizzazione del driver di fila.

    Il pannello contiene sei insiemi dei driver della colonna; tre per la metà superiore dell'esposizione e tre per il fondo. Ogni driver ha 32 uscite. I tre driver per la cima dell'esposizione guidano i titoli rossi, verdi e di prim'ordine in ciascuna delle 32 colonne del LED nelle file 0 - 15 del pannello. I tre driver per il fondo dell'esposizione guidano i titoli rossi, verdi e di prim'ordine in ciascuna delle 32 colonne del LED nelle file 16 - 31 del pannello.

    Ciascuno dei driver ha un'immissione dei dati di serie, un input di soppressione, un registro a scorrimento e un registro parallelo dell'uscita come appare sotto figura 3. I dati presenti sull'immissione dei dati di serie si cambiano il registro a scorrimento facendo uso del segnale di SCLK. Dopo che un'intera fila dei dati è stata spostata dentro al registro a scorrimento, il segnale del FERMO è usato trasferire la fila dei dati del pixel dal registro a scorrimento nel registro parallelo dell'uscita. Se un pezzo nel registro dell'uscita è “un 1" e l'input di soppressione deasserted, il driver per quella colonna sarà permesso a; altrimenti, il driver sarà spento. I dati sono spostati dal giusto bordo del bordo dell'esposizione a sinistra dell'esposizione. Cioè il primo pezzo spostato dentro sarà visualizzato sul bordo sinistro dell'esposizione e l'ultimo pezzo spostato dentro sarà visualizzato a destra.

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    Figura 3. operazione del driver della colonna per le uscite rosse delle colonne dell'immissione dei dati e di superiore metà R0. Ci sono due più di questi registri a scorrimento alla cima dell'esposizione per le colonne verdi e blu di superiore metà e tre più al fondo per le mezze colonne rosse, verdi e blu inferiori.

    I driver rossi, verdi e blu della colonna per la metà superiore dell'esposizione sono attaccati rispettivamente alle immissioni dei dati R0, G0 e B0. I driver rossi, verdi e blu della colonna per la metà inferiore dell'esposizione sono attaccati rispettivamente alle immissioni dei dati R1, G1 e B1. Tutti e sei le dei driver di 32 bit dividono SCLK comune, il FERMO ed i segnali IN BIANCO.

    Le file sono determinate facendo uso di quattro bit di indirizzo e di un decodificatore di indirizzo. L'input di indirizzo di quattro bit ai driver di fila è decodificato ed i due driver di fila che corrispondono a quell'indirizzo saranno accesi. Quando A [3:0] è 0, rema 0 e 16 dell'esposizione sono accesi. Quando A [3:0] è 1, rema 1 e 17 dell'esposizione sono accesi. Questo modello continua finché A [3:0] non sia 15 e rema 15 e 31 sono accesi.

    Oltre alla fila e la logica ed i driver della colonna, l'esposizione ha un input di soppressione. Questo input molto probabilmente è collegato ai driver della colonna. Quando il segnale di soppressione è asserito, tutti pixel sono spenti e l'esposizione sarà nera. Quando il segnale di soppressione deasserted, le file e le colonne indirizzate saranno guidate ed i pixel corrispondenti saranno illuminati. Per visualizzare un'immagine senza tremolare e formazione immagine residua, tutti questi segnali devono essere usati ed essere ordinati correttamente quando guida il pannello.

    Azionamento del pannello

    L'esposizione è multiplexata ed ha un 1/16th duty cycle. Ciò significa che non non più di una fila dai 16 a metà superiore dell'esposizione ed una fila dai 16 a metà inferiore dell'esposizione sono illuminate mai immediatamente. Ancora, un LED può soltanto essere inserita/disinserita. Se sia la fila che la colonna per un LED sono accese, il LED sarà illuminato; altrimenti, il LED sarà disinserito.

    Per visualizzare un'immagine, l'intero pannello del LED deve essere esplorato abbastanza velocemente in modo che sembri visualizzare un'immagine continua senza tremolare. Per visualizzare i colori differenti ed i livelli differenti di luminosità, la luminosità dei chip rossi, verdi e blu del LED all'interno di ogni pacchetto del LED deve essere regolata variando il lasso di tempo che ogni chip del LED è inserita/disinserita all'interno di un singolo rinfresca il ciclo.

    Il processo di base usato per rinfrescare l'esposizione quando usando un colore di tre pezzo-per-pixel (un bit per rosso; un bit per verde; ed un bit per il blu) è il seguente:

    1. Sposti i dati del pixel per la fila 0 nei driver superiori della colonna ed i dati del pixel per la fila 16 nei driver inferiori della colonna che usando le immissioni dei dati R0, G0, B0, R1, G1 e B1 ed il segnale di orologio dello spostamento di SCLK.
    2. Asserisca il segnale di soppressione soppressione l'esposizione.
    3. Fissi l'indirizzo introdotto a 0.
    4. Chiuda il contenuto dei registri a scorrimento dei driver della colonna nei registri dell'uscita dei driver della colonna facendo uso del segnale del FERMO.
    5. Deassert il segnale di soppressione visualizzare le file 0 e 16.
    6. Aspetti un certo lasso di tempo fisso.
    7. Ripeti il processo per ciascuna delle paia delle file nell'esposizione.
    8. Ripeti il processo completo almeno 100 - 200 volte al secondo impedire la luce intermittente.

    Il processo di cui sopra usa un bit per colore del LED. Ciò vi darà otto colori possibili: il nero; i colori primari rossi, verdi e blu; i colori secondari ciano, magenta e giallo; e bianco.

    Per visualizzare più colori e luminosità livella la tecnica di cui sopra è modificata per usare la modulazione con codice binario. Nella modulazione con codice binario, ogni pixel è controllato facendo uso di più di singolo pezzo per colore per pixel. Il lasso di tempo ogni chip rosso, verde e blu del LED è sopra poi è variato proporzionalmente ai valori rossi del pixel, verdi e blu.

    Nella modulazione con codice binario, il seguente processo è eseguito per rinfrescare l'esposizione:

    1. Sposti il pezzo zero dei valori rossi di ogni pixel, verdi e blu per le file 0 e 16 nei driver della colonna.
    2. Asserisca il segnale di soppressione soppressione l'esposizione.
    3. Fissi l'indirizzo introdotto a 0.
    4. Chiuda il contenuto dei registri a scorrimento dei driver della colonna nei registri dell'uscita dei driver della colonna facendo uso del segnale del FERMO.
    5. Deassert il segnale di soppressione visualizzare le file 0 e 16.
    6. Aspetti un certo lasso di tempo, N.
    7. Ripeti il processo di cui sopra per il pezzo di ordine superiore seguente dei dati di colore nella stessa fila. A punto 6, aspetti due volte il tempo di ritardo precedente. Ripeti questo processo per ogni pezzo dei dati di colore, raddoppiante il tempo di ritardo dopo la visualizzazione dell'ogni pezzo successivo.
    8. Ripeti il processo di cui sopra per ciascuna delle paia delle file nell'esposizione.
    9. Ripeti il processo completo almeno 100 - 200 volte al secondo impedire la luce intermittente.

    Si noti che nelle implementazioni reali, il processo dello spostamento dei dati del pixel nei registri a scorrimento a punto 1 è fatto solitamente durante il tempo di attesa a punto 6.

    L'esposizione globale che si attenua può essere eseguita variando il lasso di tempo che il segnale di soppressione è asserito o deasserted durante il periodo di tempo di attesa, il N. per esempio, asserente il segnale di soppressione 25% presto provocherà un'esposizione con una luminosità di 75% invece di 100%. Si noti che durante l'attenuazione globale, il tempo di attesa stesso non è accorciato o non allungato; soltanto il segnale di soppressione è modificato essere asserito più presto di sarebbe normalmente.

    FPGA

    FPGA collega il funzionamento del software della generazione del modello di C++ sul CPU del nero di BeagleBone al pannello del LED. FPGA fa il sollevamento pesante richiesto per rinfrescare l'intero pannello del LED circa 200 volte al secondo. Ciò lascia il CPU del nero di BeagleBone libero di generare i modelli e di eseguire altre mansioni.

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    Figura schema a blocchi di 4. del sistema compreso uno schema a blocchi dei blocchetti funzionali principali di FPGA.

    Secondo le indicazioni di figura 4 qui sopra, il funzionamento del software sul nero di BeagleBone genera i modelli. Questi modelli sono alimentati a FPGA sul bordo di LogiBone che per mezzo del bus del GPMC del SOC del TI. Questi modelli sono scritti ad una memoria della doppia porta che serve da amplificatore di esposizione. Infine un regolatore di esposizione legge i modelli dalla memoria della doppia porta, sposta i dati nell'esposizione e permette ai driver di fila come stato necessario per visualizzare l'immagine. Il processo completo è ripetuto circa 200 volte al secondo e genera un'immagine di 32 x di 32 RGB con un colore di 12 bit senza alcun'interazione dal CPU dei nero di BeagleBone.

    Interfaccia di GPMC

    Il TI SOC ha un'interfaccia programmabile di memoria chiamata il regolatore per tutti gli usi (GPMC) di memoria. Questa interfaccia è estremamente flessibile. Può funzionare sia in sincrono che i modi asincroni e la sincronizzazione del bus è programmabili negli incrementi 10ns. Il bus di GPMC sarà utilizzato per trasferire i dati del pixel dal software sul nero di BeagleBone a FPGA sul bordo di LogiBone.

    Nel nostro sistema, il GPMC è configurato per funzionare nel suoi indirizzo/modo di dati asincroni e multiplexati. In questo modo, sia i canali omnibus di dati che di indirizzo sono 16 bit largamente. Ciò permette un intero pixel di 12 bit di essere trasferita dal CPU sul BBB a FPGA sul LogiBone che il bordo in un singolo scrive l'operazione. Per ulteriori informazioni sui GPMC asincroni, il modo di funzionamento multiplexato, vede le sezioni 7.1.3.3 .10.1.1 del manuale di riferimento tecnico dei microprocessori di AM335x ARM® Cortex™-A8.

    Sto utilizzando un circuito leggermente differente in FPGA per collegare al bus di GPMC che i progetti di riserva LogiBone. È un po'più lento del circuito delle azione VHDL, ma garantisce che ciascuno scrive dal CPU sopra il bus di GPMC crea esattamente uno scrive il segnale di strobe all'interfaccia del registro dentro FPGA. Poiché è leggermente più lento del circuito di riserva, richiede la sincronizzazione modificata del bus e così un archivio su ordinazione di messa a punto dell'albero del dispositivo. Figura 5 manifestazioni qui sotto la sincronizzazione del bus facendo uso dell'interfaccia modificata di GPMC per realizzare una scrittura a FPGA. Figura 6 manifestazioni qui sotto la sincronizzazione del bus facendo uso dell'interfaccia modificata di GPMC per eseguire colto da FPGA.

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    Figura 5. simulazione di una scrittura all'obiettivo di GPMC facendo uso delle sincronizzazioni modificate del bus.

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    Figura 6. simulazione dell'colto dall'obiettivo di GPMC facendo uso delle sincronizzazioni modificate del bus.

    Colta o scrive l'indirizzo è chiusa in un registro di tenuta temporaneo sul bordo in aumento del segnale di GPMC_ADVN ed i dati di scrittura latached nel suo proprio registro di tenuta temporaneo sul bordo di caduta del segnale di GPMC_WEN. Ciò richiede facendo uso del GPMC_ADVN e di una versione invertita dei segnali di dati di GPMC_WEN come orologi. Tecnicamente, facendo uso dei segnali di dati come orologi è lordo. È realmente così lorda, gli strumenti di Xilinx genererà un errore per questa circostanza. Ma potete fissare un'eccezione nell'archivio di UCF affinchè le reti e la sintesi colpite della forza continuiate. Sarebbe molto meglio utilizzare il GPMC nel suo modo sincrono, ma questa tecnica è abbastanza buona per FPGA finché non abbia tempo di sviluppare una versione sincrona dell'interfaccia, un modello sincrono del bus di GPMC per simulazione ed impari come modificare l'albero del dispositivo più ulteriormente.

    Oltre a chiudere l'indirizzo e scriva i valori di dati nei registri di tenuta, il GPMC_CSN, GPMC_WEN ed i segnali di controllo di GPMC_OEN sono registrati ed introdotti nel dominio dell'orologio del 100MHz di FPGA. Una volta nel dominio dell'orologio di FPGA, i segnali di OEN e di WEN gated con il segnale di CSN ed il bordo individuato per individuare scrive all'obiettivo di GPCM e legge dall'obiettivo di GPMC. Quando colta o scrive è individuata, il contenuto dell'indirizzo e scrive i registri di tenuta di dati è catturata nei registri nel dominio dell'orologio del 100MHz di FPGA.

    Il motivo principale rallentare il bus di GPMC contro l'archivio di riserva di messa a punto dell'albero del dispositivo era di allungare il tempo che ciascuno di questi segnali di controllo è basso o alto almeno a 30ns garantire che i bordi dei segnali potrebbero essere individuati nel dominio dell'orologio del 100MHz di FPGA. Ciò inoltre ha garantito che l'indirizzo ed i dati sarebbero stati stabili in loro propri registri di tenuta prima di entrare il contenuto di quei registri nei registri di dati e di indirizzo che sono cronometrati nel dominio dell'orologio del 100MHz di FPGA.

    Le uscite dell'obiettivo di GPMC sono un bus che sto chiamando il bus lento. Il bus lento collega l'obiettivo di GPMC all'interfaccia del registro di FPGA. La figura 7 manifestazioni un bus lento di esempio scrive l'operazione. Figura 8 mostra ad un esempio l'operazione di lettura del bus lento.

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    La figura 7. simulazione di un bus lento scrive.

    lo sb_addr, lo sb_wr e lo sb_wr_data saranno esattamente validi per un singolo impulso di temporizzazione 100MHz ogni volta che una scrittura si presenta sul bus di GPMC. Quando l'interfaccia del registro vede lo sb_wr asserito, scrive lo sb_wr_data nel registro a sb_addr.

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    Figura 8. simulazione di un bus lento colto.

    lo sb_addr e lo sb_rd saranno esattamente validi per un singolo impulso di temporizzazione 100MHz ogni volta che colto si presenta sul bus di GPMC. L'interfaccia del registro vede che lo sb_rd allora asserito deve restituire il valore del registro allo sb_addr di indirizzo sul bus di sb_rd_data sul ciclo di clock molto seguente.

    Interfaccia del registro

    L'interfaccia del registro è implementata nel livello superiore di FPGA Verilog. L'interfaccia del registro definisce la vista che il software ha di FPGA. Liste qui sotto della tabella 1 i registri in FPGA.

    Indirizzo di FPGA Indirizzo di BBB SOC Nome Descrizione
    0x0000 0x0000 Registro 1 della prova di R/W Registro lettura /scrittura della prova. Scriva tutto il valore a questo registro. Legge il valore precedentemente scritto di ritorno.
    0x0001 0x0002 Registro 2 della prova di R/W Registro lettura /scrittura della prova. Scriva tutto il valore a questo registro. Legge il valore precedentemente scritto di ritorno.
    0x0002 0x0004 Registro 3 della prova di R/W Registro lettura /scrittura della prova. Scriva tutto il valore a questo registro. Legge il valore precedentemente scritto di ritorno.
    0x0003 0x0006 Registro 4 della prova di R/W Registro lettura /scrittura della prova. Scriva tutto il valore a questo registro. Legge il valore precedentemente scritto di ritorno.
    0x0004 0x0008 Registro passivo 1 della prova Registri passivi della prova. Legge i valori duro codificati ritorno. Vedi RTL per i valori restituiti.
    0x0005 0x000a Registro passivo 2 della prova Registri passivi della prova. Legge i valori duro codificati ritorno. Vedi RTL per i valori restituiti.
    0x0006 0x000c Registro passivo 3 della prova Registri passivi della prova. Legge i valori duro codificati ritorno. Vedi RTL per i valori restituiti.
    0x0007 0x000e Registro passivo 4 della prova Registri passivi della prova. Legge i valori duro codificati ritorno. Vedi RTL per i valori restituiti.
    0x0008 0x0010 Registro di indirizzo dell'amplificatore di esposizione Scrive a questo insieme di registro il puntatore di indirizzo dell'amplificatore di esposizione. Il puntatore di indirizzo dell'amplificatore di esposizione indica la posizione nella memoria di transito dell'esposizione che sarà modificata quando un valore del pixel è scritto al registro di dati dell'amplificatore di esposizione. Vedi la sezione di amplificatore dell'esposizione di questo documento per la disposizione dei pixel nella memoria.
    0x0009 0x0012 Registro di dati dell'amplificatore di esposizione Scrivendo un valore del pixel a questo registro scrive il valore del pixel all'amplificatore di esposizione all'indirizzo indicato dal puntatore di indirizzo dell'amplificatore di esposizione. Dopo che ciascuno scrive, il puntatore di indirizzo dell'amplificatore di esposizione è incrementato da uno per indicare al pixel seguente nell'amplificatore di esposizione.
    0x000a 0x0014 Registro scelto dell'amplificatore di esposizione 0 seleziona l'amplificatore 0 per esposizione; 1 seleziona l'amplificatore 1 per esposizione; Legge il ritorno che l'amplificatore attualmente sta visualizzando.

    Registri di FPGA della tabella 1.

    Amplificatori di esposizione

    Gli amplificatori di esposizione sono ram implementate del blocchetto di Xilinx del usinx configurate come memorie della doppia porta con colta asincrona e scrivono i porti. Primo RAM contiene gli amplificatori di esposizione 0 e 1 per la metà superiore dell'esposizione. Secondo RAM contiene gli amplificatori di esposizione 0 e 1 per la metà inferiore dell'esposizione. La struttura delle memorie per contenere la metà dell'esposizione ciascuna permette i pixel nelle file 0 - 15 da leggere dalla memoria sull'esatto lo stesso orologio che i pixel nelle file 16 - 31 sono letti dalla memoria.

    L'amplificatore di esposizione 0 è situato all'indirizzo 0x0000. L'amplificatore di esposizione 1 è situato all'indirizzo 0x0400. Ogni amplificatore di esposizione contiene i 1024 12 valori di RGB del bit sistemati come 32 file di 32 colonne. All'interno di ogni amplificatore di esposizione, il pixel superiore sinistro è immagazzinato al contrappeso 0, il pixel di fondo-parte di destra è immagazzinato al contrappeso 0x3ff. I pezzi 4 - 0 del contrappeso del pixel sono 0x00 per i pixel nella colonna di sinistra sull'esposizione; i pezzi 4 - 0 del contrappeso del pixel sono 0x1F per i pixel nella colonna di destra.

    I pixel sono immagazzinati nella memoria come 12 valori di RGB del bit. Questi valori sono parte di destra-justiified immagazzinata. I pezzi 11 - 8 sono il livello rosso del pixel, i pezzi 7 - 4 sono il livello verde ed i pezzi 3 - 0 sono il livello blu.

    Driver dell'esposizione

    Il driver dell'esposizione legge i valori del pixel dalla memoria, sposta quei valori all'esposizione ed i cicli con le file dell'esposizione come richiesto per implementare la modulazione con codice binario come descritto nella teoria della sezione dell'operazione di questo documento. Il driver dell'esposizione è implementato come macchina di stato. Ogni stato implementa un punto nel processo di rinfresco. Quando quel punto è completo, la macchina di stato si muove verso il punto seguente nel processo.

    Figura 9 forme d'onda qui sotto di simulazione di manifestazioni per il controllo ed emissioni dei dati per un valore di tre file dei dati dell'esposizione. Il processo di base è di soppressione l'esposizione, fermo nei dati precedentemente spostati, aggiorna la fila seleziona, unblank l'esposizione, variazione nell'insieme seguente dei dati del pixel e poi aspetta un temporizzatore dell'aggiornamento per espirare. Ciò è ripetuta quattro volte per ogni fila. Se esaminate l'uscita di soppressione, noterete che il suo periodo basso raddoppia tre volte durante il periodo dell'uscita per ogni fila dell'esposizione. Ciò è il risultato di usando la modulazione con codice binario per variare l'intensità di ogni pixel.

    64 x 64 modulo dell'interno dell'esposizione di LED di colore pieno dei pixel P2.5 P3 P4 senza usando il cavo a nastro

    Figura 9. forme d'onda di simulazione per i collegamenti del emissione dei dati dell'esposizione.

    Il software

    Il software di dimostrazione utilizza il dispositivo di /dev/logibone_mem per comunicare con FPGA. Il driver per questo dispositivo fa parte dell'immagine di riserva di LogiBone Ubuntu ed il suo modulo loadable del nocciolo è installato dallo shell script modificato di messa a punto dell'albero del dispositivo che è incluso nel deposito di GitHub per il pannello del LED. (Più a questo proposito in una sezione successiva.) Questo driver traccia i registri in FPGA ad una parte dello spazio per l'indirizzo del CPU di BBB facendo uso del GPMC. Il GPMC traccia normalmente la memoria nello spazio per l'indirizzo del CPU. Poiché il nostro FPGA assomiglia ad una memoria al bus di GPMC, i suoi registri possono essere tracciati nello spazio per l'indirizzo del CPU anche. Abbastanza fresco. Nessun SPI, I2C, ecc.; digiunano appena gli accessi paralleli fra il CPU e FPGA. Questo spazio memoria-tracciato può poi essere raggiunto aprendo il dispositivo di /dev/logbone_mem facendo uso della chiamata di funzione aperta della biblioteca di C e legge e scrive ad un registro in FPGA può essere eseguito facendo uso delle chiamate di funzione di libreria C Del pwrite e del pread.

    Figura 10 qui sotto è uno schema a blocchi della pila di software di dimostrazione. Nel software di dimostrazione, la conduttura apre il dispositivo di /dev/logibone_mem, riempie la memoria di transito globale, gLevels, di tutto il nero e poi chiama WriteLevels per scrivere l'amplificatore globale all'esposizione ed alla radura l'esposizione. L'esposizione è rimossa una volta, la funzione principale esemplifica una sottoclasse animazione/del modello quali un cerchio di irradiamento, un rumore di perlin, o una sottoclasse del colorwash. Questa sottoclasse è derivata da una classe base generica del modello.

    La classe base generica del modello usa un costruttore per fissare l'altezza e la larghezza del modello per generare. Le classi derivate possono aggiungere le loro proprie discussioni ai loro propri costruttori. La classe base inoltre ha due funzioni, init e seguenti virtuali puri del membro, che qualunque classi derivate devono implementare. La funzione del init prepara un modello per essere visualizzata per la prima volta. Risistema tipicamente tutta l'informazione di stato di nuovo all'inizio del modello. La funzione seguente calcola la struttura seguente del modello e scrive quella struttura all'amplificatore globale dei gLevels.

    Dopo che la conduttura ha esemplificato la sottoclasse del modello, chiama il funciton del init della sottoclasse. La conduttura poi installa un temporizzatore che esegue a 50Hz e va a dormire. Quando il temporizzatore espira, una funzione dell'operatore del temporizzatore è chiamata. Le chiamate di funzione dell'operatore del temporizzatore WriteLevels per scrivere la struttura precedentemente computata nei gLevels all'amplificatore di esposizione disponibile seguente in FPGA e fa quell'attivo dell'amplificatore di esposizione. Scrive agli amplificatori di esposizione di FPGA sono eseguiti facendo uso dei registri documentati nel registro Interfacesection di questo documento.

    Dopo che WriteLevels ha completato, la funzione seguente del membro le chiamate di funzione dell'operatore del temporizzatore del modello. La funzione seguente genera la struttura seguente nell'animazione, scrive quella struttura ai gLevels e ritorno-senza la chiamata del WriteLevels. L'operatore del temporizzatore poi non dorme finché la prossima volta il temporizzatore espira. Chiamando WriteLevels prima di callingnext, il lasso di tempo fra le strutture visualizzate non varierà anche se il lasso di tempo che seguente prende per eseguire varia fra le strutture.

    In modo che le animazioni da funzionare uniformemente, la funzione dell'operatore del temporizzatore deve completare l'esecuzione prima che il temporizzatore espiri dopo. Ciò significa che ogni struttura nell'animazione deve prendere meno approssimativamente 20ms a calcolo.

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    Figura schema a blocchi di 10. della pila di software di dimostrazione.

    Collegamento dell'hardware

    L'esposizione richiede soltanto una connessione dati al bordo di LogiBone FPGA e un collegamento di potere ad un'alimentazione elettrica di +3.3V di funzionare. Questi collegamenti sono dettagliati nelle sezioni qui sotto.

    Connessioni dati dell'esposizione

    Figura 11 liste qui sotto i collegamenti fra i connettori di PMOD ed il connettore dell'immissione dei dati dell'esposizione. Dovrete fare i 16 collegamenti ammontare a fra il bordo di LogiBone ed il quadro comandi. Tredici di questi sono connessioni dati; tre di questi sono motivi. Potete usare i ponticelli o la spina dell'PMOD--esposizione. Se usate i ponticelli, i collegamenti guarderanno qualcosa come figura 12. Con la spina, guarderanno qualcosa come figura 13. Si noti che i perni dei connettori di PMOD sono numerati diversamente che le doppie intestazioni di fila sono numerate normalmente.

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    Figura 11. outs del perno di connettore di PMOD, collegamenti fra i connettori di PMOD ed il connettore dell'input dell'esposizione ed il perno di connettore dell'esposizione fuori.

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    Figura 12. Il bordo di LogiBone FPGA si è collegato al pannello di RGB LED facendo uso dei ponticelli.

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    Figura 13. Il bordo di LogiBone FPGA si è collegato al pannello di RGB LED facendo uso della spina dell'PMOD--esposizione.

    Collegamento dell'alimentazione elettrica dell'esposizione

    Una volta che i segnali di dati sono stati collegati, faccia il collegamento dell'alimentazione elettrica all'esposizione. Figura 14 manifestazioni qui sotto le basi. Facendo uso dell'adattatore della presa del barilotto di CC, colleghi il terminale positivo dell'alimentazione elettrica al cavo rosso del cablaggio del cavo e colleghi il terminale negativo dell'alimentazione elettrica al cavo nero del cablaggio del cavo. Prima del collegamento del cablaggio del cavo all'esposizione, utilizzi un metro di volt per verificare la polarità dei collegamenti. Una volta che avete verificato la polarità, stacchi il potere ed inserisca il cablaggio del cavo l'esposizione.

    Ho lasciato le anse della vanga sul cablaggio del cavo perché progetto sul utilizzare l'esposizione in un più grande progetto e non voglio rimuoverli finché non fossi sicuro che non le ho bisogno di nel più grande progetto. Se andate la vanga trascina sopra anche, sta attenta essi non fa casualmente bruscamente a qualunque altra elettronica. Potreste volere avvolgerle appena con nastro adesivo elettrico per essere sicuro. Se non avete bisogno o non volete dei connettori della vanga, senta libero per tagliarli fuori, tolga un pezzo di isolamento i cavi e colleghili direttamente all'adattatore della presa del barilotto di CC.

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    Figura 14. Collegando l'alimentazione elettrica al pannello di RGB LED facendo uso di una CC femminile barrel l'adattatore della presa.

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